Randomblue
2012-06-27 18:51:27 UTC
Pokušao sam staviti puno pretvarača na stres testiranje svog napajanja Spartan 6 kako je preporučeno ovdje. Evo osnovnog modula:
pretvarač modula (ulazna žica CLK); reg [7: 0] obrnuto; uvijek @ (posedge clk) započne obrnuto < = ~ obrnuto; endendmodule Rečeno mi je da će, budući da ovaj modul ima samo ulaze, biti optimiziran i zaista mi ISE poručuje:
UPOZORENJE: HDLCompiler: 1499 - Prazni modul <inverter> ostaje crni okvir. Kako mogu spriječiti ISE da optimizira moje pretvarače?
Vezati ga za neiskorišteni izlazni klin? Zaista ne znam, samo ideja jesam li samo želio pokrenuti test.
Vjerojatno ćete morati učiniti dvije stvari ... u svoj kôd dodajte ključne riječi specifične za Xilinx i upotrijebite preklopnike kompajlera. Vjerujem da je ključna riječ 'KEEP', ali provjerite ISE priručnike. Drugo, morat ćete promijeniti ISE kako biste ga obavijestili da ne optimizira neiskorištenu logiku. Optimizacija se provodi i na modulu i na globalnoj razini, tako da ćete vjerojatno morati dodati prekidače za oba.
I ja sam se pitala isto.