Pišem sučelje za HITACHI SX19V001-ZZA koje je LCD zaslon u boji. Molimo pogledajte tablicu podataka (stranice 13-14) kako biste razumjeli reference koje ću uputiti.

Moje sučelje nažalost ne radi, ali provjerio sam opseg i svi su vremenski uvjeti zadovoljeni, iako nisam baš siguran u odnos između CL1 i CL2: prvi je "oznaka prvog retka", dok drugi govori zaslonu kada treba uzorkovati 8-bitni paralelni ulaz. Ono što ne razumijem je što je "uvjet prve linije", mislim, treba li CL1 biti visok, dok CL2 pada (stranica 13)? Budući da to nije ono što razumijem gledajući vremenske zahtjeve.

To je moj stvarni problem. CL1 pin ima ulazni kapacitet koji je veći od 300pF, dok su ostali pinovi oko 50pF. Izmjerio sam to jednostavnim testerom, tako da ove vrijednosti nisu osobito pouzdane, u svakom slučaju kad spojim zaslon na FPGA, valni oblik CL1 je sve samo ne pravokutnik, koji je malo ispod 100ns vremena uspona i pada, što je dvostruko više od maksimalno dopušteno. Moja je ideja brzog popravka dodijeliti CL1 na dva izlaza fpga-e i povezati oba na ulaz CL1 zaslona, ​​samo da vidim je li moj problem vrijeme uspona ili pada ili neki drugi.

generičko pitanje je onda: je li sigurno spojiti dva FPGA izlazna pina s obzirom da ih pokreće potpuno ista žica u opisu verilog / vhdl / bez obzira?

Neke slučajne informacije: trenutno je moja CL2 frekvencija 3,125 MHz za postizanje brzine kadra oko 27 FPS, CL1 je oblikovan točno prema stranici 13, ne zadovoljavajući vrijeme uspona i pada, kako se navodi, počinje rasti kad CL2 raste i počinje padati na sljedećem pozitivnom rubu CL2. Sinkronizacija okvira (FLM) povuče se visoko kad se CL1 podigne, a povuče se nisko na sljedećem pozitivnom rubu CL1. Naravno, CL1 i FLM impulsiraju se na ispravnoj frekvenciji, prvi svakih 240 CL2, a drugi svakih 480 CL1. FPGA je alternativni ciklon II (razvojna ploča DE2)